4SDQDssL5nC tech.huanqiu.comarticleimec 发布芯片长期路线图，目标 2038 年攻克 0.3nm 制程/e3pmh164r/e3pmtmdvg<article><section data-type="rtext"><p>【环球网科技综合报道】7月2日消息，比利时微电子研究中心（imec）近日发布 2026 版半导体制程技术发展蓝图，明确芯片制造中长期技术演进路径，提出行业有望在 2038 年实现 0.3nm 等级先进制程，同时指出互补式场效电晶体（CFET）垂直堆叠架构，将是突破先进制程物理极限、延续摩尔定律的核心技术方案。</p><p>这份技术路线图由台积电、英特尔、英伟达、AMD、三星、阿斯麦（ASML）等全球头部芯片制造、设备、设计企业联合参与编制，系统梳理了未来十余年半导体工艺迭代面临的技术瓶颈与升级方向，为全球集成电路产业技术研发提供重要参考。</p><p><i class="pic-con"><img data-alt="" src="//img.huanqiucdn.cn/dp/api/files/imageDir/5dabf53396e1b8f19602d0eba0330541u1.png?imageView2/2/w/1260" /></i></p><p>当前全球半导体产业已迈入 2nm 工艺量产研发阶段，现阶段晶体管栅极接触间距（CPP）约 48 纳米。按照路线图规划，迭代至 A14 制程时，该间距将收缩至 45 纳米；待 2030 年推进至 A10 制程后，栅极接触间距将稳定维持在 42 纳米。这一变化标志着依靠横向缩小晶体管尺寸、提升芯片集成密度的传统摩尔定律发展路径将触及物理边界，单纯平面微缩的技术路线难以为继。</p> <adv-loader __attr__inner="7004636" __attr__style="width: auto;position: relative;float: left;border: 1px solid #ebebeb; padding: 20px;overflow: hidden;margin: 10px 30px 40px 0;"></adv-loader> <p>业内技术演进的关键拐点预计出现在 2033 年，届时 0.7nm 等级工艺有望实现规模化量产，产业将全面转向 CFET 垂直堆叠架构。区别于 FinFET 鳍式场效应晶体管、GAA 环绕栅极晶体管的平面排布模式，CFET 技术将 N 型、P 型晶体管纵向堆叠，为芯片微型化引入三维集成维度，通过优化垂直空间利用率持续提升晶体管集成密度，后续工艺迭代将以压缩器件单元高度、深化垂直整合为核心突破口。</p><p>据了解，CFET 将接续 FinFET、GAA，成为下一代主流晶体管架构。目前台积电等头部晶圆制造企业已提前布局 CFET 相关研发工作，抢抓先进制程技术变革窗口期。（纯钧）</p></section></article>1782973603732环球网版权作品，未经书面授权，严禁转载或镜像，违者将被追究法律责任。责编：林梦雪环球网178297360373211[]//img.huanqiucdn.cn/dp/api/files/imageDir/5dabf53396e1b8f19602d0eba0330541u1.png{"email":"linmengxue@huanqiu.com","name":"林梦雪"}